Chetan Sheshikumar-RTL-Design-Ingenieur | Digital Design & Verifikation | SystemVerilog / Verilog | Verfügbarkeit für Freelance & Contract

M.Sc.-Student für Elektrotechnik & Embedded Systems und RTL-Design-Ingenieur mit zwei Jahren praktischer Vollzeit-Erfahrung im professionellen RTL-Design (TechMahindra) sowie praxisnaher Verifikationsarbeit in Verilog und SystemVerilog. Entwickelte wiederverwendbare RTL-Blöcke und Mikroarchitektur-Spezifikationen, integrierte Third-Party-IP in Top-Level-Modul-Interconnects, verwaltete Clock Domains und führte Linting, Clock Domain Crossing (CDC)-Analysen sowie grundlegende Static Timing Analysis (STA) durch, um die RTL-Qualität sicherzustellen – in enger Zusammenarbeit mit Verifikationsteams, um funktionale Coverage abzuschließen. Erstellte Simulations-Testbenches und führte funktionale Äquivalenzprüfungen gegen die Spezifikation durch (JTAG/TAP-Controller) und beschäftigte sich mit formalen Verifikationskonzepten – SystemVerilog Assertions (SVA), temporal-logischen Eigenschaften und Model Checking – durch JasperGold/OneSpin-Kurse und Selbststudium. Liefert RTL-Projekte eigenständig von Anfang bis Ende: ein Dual-Core-RISC-V-Design mit Shared-Memory-Arbitrierung auf FPGA, ein AXI-Stream-Digital-Datenpfad mit gepipeltem Flow Control und ein Python-basiertes RTL-Code-Generator-Tool, das aus einem strukturierten Modell synthesefähiges Verilog erzeugt. Sicher in Linux/Git-Workflows, mit Erfahrung im FPGA-Bring-up auf Zynq-7000/Vivado und Berührungspunkten mit Cadence Virtuoso. Erweitert sich aktiv in den Bereich High-Speed-Serial-Interface-Design (PCIe, Ethernet, Aurora) und fortgeschrittene Timing-Closure-Arbeit.