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Luxemburg

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Erfahrungen

Jan. 2024 - Juli 2026

2 Jahre 7 Monate

Tehran, Iran, Islamische Republik

Senior FPGA Engineer

SE Corporation

Leitete 5 FPGA-Ingenieure über 4 SDR-Projekte hinweg und koordinierte Architektur, Integration und Validierung. Alle Projekte wurden termingerecht geliefert, ohne Integrationsfehler in der späten Phase, und zwei Junioren wurden so betreut, dass sie ihre Aufgaben selbstständig übernehmen konnten.
Entwickelte JESD204B/C-Schnittstellen auf Zynq MPSoC-, 7Series- und Zynq APSoC-Bausteinen und erreichte fehlerfreien Betrieb bis zu 9.830 Gbps (Rx) und 4.915 Gbps (Tx) Line Rate. Darüber hinaus kümmerte ich mich um PHY-Integration und Clock-Management und löste komplexe Synchronisationsprobleme zwischen Reference-, Core- und Interface-Clocks über 4 verschiedene Plattformen mit 4 verschiedenen Szenarien hinweg.
Entwickelte ein asymmetrisches Dual-MicroBlaze-Multiprocessing-System, einen für die Steuerung von SPI/I2C-Peripherie und Befehlssequenzen, den anderen für Floating-Point-DSP-Algorithmen (aus MATLAB portiert). Das senkte den Ressourcenverbrauch, beschleunigte den Durchsatz und verkürzte die Fehlersuche von Wochen auf 3–4 Tage durch schnelle Software-Simulation des Floating-Point-Kerns.
Entwarf ein AGC-Empfänger-Frontend mit Vitis HLS und nutzte Resource Sharing, um Berechnungen mit hoher Bitbreite zu bewältigen und dabei mit optimierter Ressourcennutzung eine gute Performance zu erreichen (ca. 10 % weniger FPGA-Auslastung).
Entwarf einen hochratigen CIC-Filter mit MATLAB-Code-Generierung und umging die 48-Bit-Grenze des Xilinx-IP-Kerns, um 58-Bit-Präzision bei vergleichbarer Taktung und Ressourcennutzung zu unterstützen.

Jan. 2024 - Mai 2026

2 Jahre 5 Monate

Tehran, Iran, Islamische Republik

Chief Technology Officer (CTO) | Head of R&D

OTICAMP

Implementierte DMA-/Scatter-Gather-Datenpfade und integrierte FPGA-Logik mit ADCs/DACs, RF-Transceivern und Speicher über vier Plattformen hinweg.
Leitete multidisziplinäre Entwicklungsteams aus FPGA-, RF-, Embedded-Linux- und MATLAB-Entwicklern und verbesserte die Zusammenarbeit zwischen den Teams sowie die Lieferzeiten der Projekte.
Schloss Timing ab, führte Place and Route durch und validierte FPGA-Builds, um die Einsatzbereitschaft zu verbessern und das Integrationsrisiko in späten Phasen zu senken.
Etablierte Entwicklungsabläufe mit git und Issue-Tracking-Systemen.

Feb. 2018 - Dez. 2024

6 Jahre 11 Monate

Tehran, Iran, Islamische Republik

Senior FPGA / SoC and Embedded System Developer and Team Lead

ICI

Entwickelte Viterbi-Decoder (Constraint Length 7) und BCJR-Decoder mit gepipeltem Sliding-Window-Verfahren über mehrere Speicher hinweg und entkoppelte Vorwärts-/Rückwärts-Pfade, um hohe Datenraten ohne große Puffer zu bewältigen. Erreichte deterministische Latenz auch unter Worst-Case-Bedingungen.
Entwickelte eine parallele Walsh-Codierungs-Engine mit interleavter Speicherablage, um Multi-Block-Parallelzugriff zu ermöglichen und dabei Block-RAM-Ressourcen zu sparen, ohne den Durchsatz zu verlieren.
Entwickelte kaskadierte SerDes-Blöcke (2 Blöcke, 12:1, 380 MHz) auf Virtex-6/7 und löste die Tx/Rx-Synchronisation durch Bit-Slipping zur Ausrichtung auf 12-Bit-Grenzen. Lief stabile Verbindungen auf beiden Plattformen.
Entwickelte ein angepasstes Embedded Linux für eine Zynq-7020-Modemplattform mit Kernel-Konfiguration, Device Tree, Bootloader und Root-Dateisystem. Integrierte einen OLED-Treiber als Kernel-Modul und löste SPI-Interrupt-Probleme über den Device Tree. Lieferte eine stabile Plattform für die Modem-UI und externe Kommunikation und beschleunigte so die App-Entwicklung und die Time-to-Market.

Juni 2016 - Jan. 2024

7 Jahre 8 Monate

Tehran, Iran, Islamische Republik

Senior FPGA Engineer/SoC developer

ICI

Entwickelte Floating-Point-FPGA-Beschleuniger in PL, um rechenintensive Verarbeitung von der PS auszulagern und die Performance auf Systemebene zu verbessern.
Löste komplexe Timing-Verletzungen über mehrere Projekte auf Artix-7 mit Multi-Cycle-Pfaden (3–4 Zyklen für Rechenblöcke), Fan-Out-Optimierung (Entlastung belasteter Register) und Umstrukturierung kritischer Pfade (Aufbrechen langer Pfade mit parallelen Flip-Flops). Erreichte Timing Closure bei 200 MHz ohne größere Änderungen an der Architektur.
Etablierte eine systematische Timing-Methodik über 6 Projekte hinweg: frühe Definition von Clock-/Reset-/Control-Szenarien, getrennte Clock-Domänen mit dediziertem CDC, lokal initialisierte Steuersignale und gezielte Constraints. Erreichte planbare Timing Closure ohne Überraschungen in letzter Minute.
Entwickelte einen DQPSK/QPSK-Modulator/Demodulator für SDR und implementierte die komplette Kette inklusive Carrier- und Timing-Recovery. Erreichte niedrige BER bei wechselndem SNR.
Entwickelte Polyphase-, FIR- und IIR-Filter für SDR und optimierte sie für Raten von 192 kHz bis 192 MHz, parallel für hohe Raten, seriell/halbparallel für niedrigere Raten, mit bis zu 90 % Ressourceneinsparung. Implementierte verschachtelten Speicher bzw. Dual-Port-Speicher für die gemeinsame Nutzung über mehrere Kanäle.
Entwickelte Zero-IF-Up/Down-Conversion für SDR und überwand Timing-Herausforderungen bei hohen ADC-Sampleraten mit CIC-Decimation (hohe Bitbreite), NCO-basierter Mischung (große Lookup-Tabellen) und FIR-Filterung für die Clock-Domain-Crossing. Erreichte stabile Timing Closure und optimale Ressourcennutzung.
Koordinierte die Integration und Validierung des SDR-Systems auf FPGA- und Produktebene und entwickelte strukturierte Tests (Corner-Case-Szenarien, ILA-Debugging, eigene Flags für speicherbegrenztes Monitoring, MATLAB-Golden-Reference-Validierung). Lieferte ein produktionsreifes System ohne Überraschungen im Feld.

Nov. 2010 - Mai 2016

5 Jahre 7 Monate

Tehran, Iran, Islamische Republik

FPGA Engineer

ICI

Implementierte festkomma- und floating-point-basierte mathematische Blöcke, einschließlich Wurzel- und Logarithmus-Einheiten, für FPGA-basierte Rechenbeschleunigung.
Entwickelte NCO-basierte Frequenzsynthese-Logik für genaue Tonerzeugung und Signalverarbeitung.
Entwarf Up-/Down-Conversion-Module für digitale RF-Ketten und optimierte Latenz, Signalfluss und Ressourcennutzung.

Branchenerfahrung

Sieh, in welchen Branchen dieser Freelancer den Großteil seiner beruflichen Laufbahn verbracht hat.

Erfahren in Informationstechnologie (IT) und Telekommunikation.

Informationstechnologie (IT)

Telekommunikation

Erfahrung nach Fachbereich

Zeigt, in welchen Abteilungen und Funktionen dieser Freelancer am meisten mitgewirkt hat.

Erfahren in Informationstechnologie (IT), Produktentwicklung, Qualitätssicherung, Projektmanagement und Forschung und Entwicklung (F&E).

Informationstechnologie (IT)

Produktentwicklung

Qualitätssicherung

Projektmanagement

Forschung und Entwicklung (F&E)

Sprachen

Englisch

Verhandlungssicher

Persisch

Verhandlungssicher

Ausbildung

K. N. Toosi University of Technology

Master's Degree · Electrical Engineering · Tehran, Iran, Islamische Republik

Hakim Sabzevari University

B.Sc. · Electrical Engineering · Iran, Islamische Republik

Statistiken

Erfahrung

Positionen gesamt 5

Erfahrung in Informationstechnologie (IT) 15.5 J.

Durchschn. Dauer 4 J. 11 M.

Längste Erfahrung 7 J. 7 M.

Globale Erfahrung

Länder gearbeitet 1 (Iran, Islamische Republik)

Hauptland Iran, Islamische Republik

Fachkenntnisse

Aktuelle Rollen Senior FPGA Engineer, Chief Technology Officer (CTO) | Head of R&D, Senior FPGA / SoC and Embedded System Developer and Team Lead

Hauptbranchen Informationstechnologie (IT), Telekommunikation

Hauptfachbereiche Informationstechnologie (IT), Produktentwicklung, Qualitätssicherung

Qualifikationen

Höchster Abschluss Master

Profil

Mitglied seit

August 2026

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Häufig gestellte Fragen

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spricht folgende Sprachen: Englisch (Verhandlungssicher), Persisch (Verhandlungssicher).

hat mindestens 16 Jahre Erfahrung. In dieser Zeit hat in mindestens 5 verschiedenen Rollen und für 3 verschiedene Firmen gearbeitet. Die durchschnittliche Dauer der einzelnen Projekte beträgt 3 Jahre und 2 Monate. Beachten Sie, dass möglicherweise nicht alle Erfahrungen geteilt hat und tatsächlich mehr Erfahrung hat.

Basierend auf der jüngsten Erfahrung wäre gut geeignet für Rollen wie: Senior FPGA Engineer, Chief Technology Officer (CTO) | Head of R&D, Senior FPGA / SoC and Embedded System Developer and Team Lead.

Die neueste Position von ist Senior FPGA Engineer bei SE Corporation.

In den letzten Jahren hat für SE Corporation, OTICAMP und ICI gearbeitet.

hat die meiste Erfahrung in Industrien wie Informationstechnologie (IT) und Telekommunikation.

hat die meiste Erfahrung in Bereichen wie Informationstechnologie (IT), Produktentwicklung und Qualitätssicherung. hat auch etwas Erfahrung in Projektmanagement und Forschung und Entwicklung (F&E).

hat kürzlich in Industrien wie Informationstechnologie (IT) und Telekommunikation gearbeitet.

hat kürzlich in Bereichen wie Informationstechnologie (IT), Produktentwicklung und Qualitätssicherung gearbeitet.

hat einen Master in Electrical Engineering von K. N. Toosi University of Technology und einen Bachelor in Electrical Engineering von Hakim Sabzevari University.

wird ab Oktober 2026 vollzeit verfügbar sein.