Tien V.-Digital-Design-Ingenieur
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Erfahrungen
Staff Digital Design Engineer
Qorvo
- Leitung des RTL-Designs für PMIC, PLP und PAC IC unter Einhaltung der Industriestandards.
- Einführung von Abläufen für Register-Mapping, die Generierung von Zustandsautomaten und die Verbindung von RTL-Modulen.
- Einsatz von JasperGold-Tools für die formale Verifikation und Erreichen des RTL-Signoffs durch FPV, SuperLint und CDC.
- Umsetzung von ECO-Änderungen, Durchführung von Simulations-Debugging und formaler Verifikation zwischen Synthese-/PNR-Netzliste und aktualisiertem RTL.
- Zusammenarbeit mit funktionsübergreifenden Teams zur Präzisierung von Designspezifikationen, Prüfung von Verifikationsergebnissen und Durchführung.
- Innovationspreis für eine CDC-Lösung mit Candece HAL
Staff FPGA Engineer
SoC.One
- Entwicklung von RISC-V-SoC-Beschleunigungslösungen zur Verbesserung der Anwendungsleistung.
- Entwicklung und Einführung von RISC-V-Debug-/Trace-IP-Kernen für verschiedene CPU-Architekturen unter Verwendung von XDMA-IP auf AMD-Boards.
- Integration von Gigabit-Ethernet-Unterstützung auf Terasic-/Intel-Boards mit dem LiteEth-Framework.
- Implementierung der Vektorunterstützung für CV32E40P zur Verbesserung der Recheneffizienz.
- Optimierung der Validierungsprozesse mit dem Siemens Veloce/Primo-Emulator.
- Implementierung von Virtual JTAG als RISC-V Debug Transport Module auf Intel-Boards, wodurch physische Debug-Probes überflüssig wurden.
- Verbesserung der RISC-V-Debug-Leistung durch Ersetzung des langsamen JTAG RISCV DTM durch schnelles PCIe mit dem LitePCIe-Kern, der das Debugging mehrerer Harts unterstützt.
- Integration des BOOM-Kerns in das Litex-Framework und Unterstützung des Out-of-Order-Debuggings für BOOM
Senior Technical Leader
HCL Technologies
- Leitung der Entwicklung von Encoder Divided-Output- und System-Control-Modulen für ARM-basierte Mikroprozessorprojekte.
Senior FPGA engineer
Vinsmart JSC
- Leitung der Entwicklung einer 5G Remote Radio Unit mit Schwerpunkt auf dem Design und der Integration des Fronthaul-Subsystems.
- Betreuung der Entwicklung von Ethernet-10/25G-IP zusammen mit ORAN-Framer-, Deframer- und Encodierungsfunktionen zur Sicherstellung einer robusten Leistung.
- Integration der JESD204B-Multi-Gigabit-Seriell-Datenverbindung für Analog Device ADC/DAC- und FPGA-Geräte.
- Aufbau einer SystemVerilog-Simulationsumgebung mit ORAN-, Low-PHY- und DFE-Funktionen für umfassende Systemtests.
- Effektive Zusammenarbeit mit Hardware- und Firmware-Teams zur nahtlosen Systemintegration und Fehlerbehebung.
Digital Design & Verification Engineer
Toshiba Vietnam (TSDV)
- Mitarbeit an der Entwicklung von Automotive-MCUs mit Schwerpunkt auf der Verifikationsplanung für komplexe Bussysteme, einschließlich AMBA- und eigener Busse.
- Definition formaler und simulationsbasierter Verifikationsumgebungen unter Verwendung von Hersteller-VIPs und zusätzlicher Logik.
- Durchführung umfassender Verifikationspläne durch Erstellung von Verifikationsmustern und SystemVerilog Assertions (SVAs).
- Durchführung von Debugging und Coverage-Analysen sowie Erstellung detaillierter Berichte zur funktionalen Verifikation auf IP-/Systemebene für Code Flash Memory und Module mit Multi-Core-Unterstützung.
- Enge Zusammenarbeit in einem 5-köpfigen Team zur Verbesserung der Verifikationsprozesse und zum erfolgreichen Abschluss des Projekts.
- Mitarbeit an High Level Synthesis im Xilinx-FPGA-Entwicklungsteam Teamgröße 6 Mitglieder Anpassung von C/C++-Quellcode an den Xilinx-HLS-Coding-Stil Durchführung und Bewertung der Anwendungsleistung auf dem Xilinx ZC702-Entwicklungskit Umwandlung von Algorithmen von C/C++ in Verilog Unit-Verifikation mit SystemVerilog DPI-C
- Auszeichnung als bestes Team und bester Ingenieur
Branchenerfahrung
Sieh, in welchen Branchen dieser Freelancer den Großteil seiner beruflichen Laufbahn verbracht hat.
Erfahren in Informationstechnologie (IT), Automotive und Telekommunikation.
Erfahrung nach Fachbereich
Zeigt, in welchen Abteilungen und Funktionen dieser Freelancer am meisten mitgewirkt hat.
Erfahren in Informationstechnologie (IT), Produktentwicklung und Qualitätssicherung.
Zusammenfassung
Dynamischer Senior Digital-Design-Ingenieur mit über 10 Jahren Erfahrung in ASIC- und FPGA-Design sowie Verifikation. Fachkenntnisse in RTL-Design, formaler Verifikation und funktionsübergreifender Zusammenarbeit zur Präzisierung von Spezifikationen und zum erfolgreichen Abschluss von Projekten. Erfahren im Umgang mit fortschrittlichen Technologien wie 5G, ORAN, Ethernet, PCIe und verschiedenen Busprotokollen sowie mit branchenüblichen EDA-Tools für robuste Design- und Verifikationsprozesse. Engagiert in der Betreuung von Nachwuchsingenieuren und der Optimierung von Designabläufen.
Fähigkeiten
- Digitales Asic/Fpga-Design Und Verifikation
- Verilog, Systemverilog
- 5g, Oran, Ethernet
- 10/25g, Jesd204
- Dma, Xdma
- Litepcie, Liteeth
- Liteuart, Litespi
- Busprotokolle (Axi3, Axi4, Axi4 Stream, Apb, Avalon, Wishbone, Spi, I2c, Uart)
- Python Migen, Litex
- Cocotb, Scala, Chisel
- Fpga (Xilinx, Intel)
- Riscv, External Debug, Processor Trace, Vector Extension
- Formale Verifikation, Uvm, Register Model
- Skripterstellung (Bash, Cshell, Python)
- Eda-Tools (Vcs, Verdi, Spyglass, Vc-Formal, Xcelium, Simvision, Jaspergold, Questasim, Vivado, Quartus, Verilator)
- DurchfüHrung Von Rtl-Codierung, Linting, Synthese Und Verifikationsprozessen Unter Einhaltung BewäHrter Methoden.
- Zusammenarbeit Mit FunktionsüBergreifenden Teams Zur Optimierung Des Systemdesigns Und Verbesserung Der Leistungskennzahlen.
- Erstellung Umfassender VerifikationspläNe, Szenarien Und Systemverilog Assertions (Sva).
- Betreuung Von Nachwuchsingenieuren Im Vlsi-Designablauf Und Bei BewäHrten Methoden Im Digitalen Design.
- DurchfüHrung Von Design-Reviews Und Leistungsbenchmarks Zur Sicherstellung Der Einhaltung Von Projektspezifikationen.
- Verbesserung Von Debugging-Strategien Zur Effizienten Identifizierung Und Behebung Von Designproblemen.
- Engagierter Ingenieur Im Vlsi-Bereich
Sprachen
Ausbildung
VNU University of Engineering and Technology
Bachelor · Vietnam
Statistiken
Erfahrung
Globale Erfahrung
Fachkenntnisse
Qualifikationen
Profil
Häufig gestellte Fragen
Du hast Fragen? Hier findest du mehr.
Tien ist in Hanoi, Vietnam ansässig.
Tien spricht folgende Sprachen: Vietnamesisch (Muttersprache), Englisch (Verhandlungssicher).
Tien hat mindestens 11 Jahre Erfahrung. In dieser Zeit hat Tien in mindestens 5 verschiedenen Rollen und für 5 verschiedene Firmen gearbeitet. Die durchschnittliche Dauer der einzelnen Projekte beträgt 2 Jahre und 2 Monate. Beachten Sie, dass Tien möglicherweise nicht alle Erfahrungen geteilt hat und tatsächlich mehr Erfahrung hat.
Basierend auf der jüngsten Erfahrung wäre Tien gut geeignet für Rollen wie: Staff Digital Design Engineer, Staff FPGA Engineer, Senior Technical Leader.
Die neueste Position von Tien ist Staff Digital Design Engineer bei Qorvo.
In den letzten Jahren hat Tien für Qorvo, SoC.One und HCL Technologies gearbeitet.
Tien hat die meiste Erfahrung in Industrien wie Informationstechnologie (IT), Automotive und Telekommunikation.
Tien hat die meiste Erfahrung in Bereichen wie Informationstechnologie (IT), Produktentwicklung und Qualitätssicherung.
Tien hat kürzlich in Industrien wie Informationstechnologie (IT) gearbeitet.
Tien hat kürzlich in Bereichen wie Informationstechnologie (IT) und Produktentwicklung gearbeitet.
Tien hat einen Bachelor von VNU University of Engineering and Technology.
Die Verfügbarkeit von Tien muss bestätigt werden.
Tagessatzverteilung
Die angegebenen Tagessätze entsprechen der typischen Marktspanne für Freelancer in dieser Position, basierend auf aktuellen Projekten auf unserer Plattform.
Durchschnittlicher Tagessatz für ähnliche Positionen
Die Tagessätze basieren auf aktuellen Projekten und enthalten keine FRATCH-Marge.
Der durchschnittliche Tagessatz ist der Mittelwert aller Tagessätze aus aktuellen Verträgen vergleichbarer Freelancer auf unserer Plattform.
Der Median-Tagessatz ist der mittlere Wert aller Tagessätze – die Hälfte der vergleichbaren Freelancer verlangt weniger, die andere Hälfte mehr. Anders als der Durchschnitt wird er von Ausreißern kaum beeinflusst.
Berechnet auf Basis der Tagessätze unserer Freelancer, Stand 9 Okt 2026. Die tatsächlichen Tagessätze können je nach Dienstalter, Erfahrung, Fachkenntnissen, Projektkomplexität und Auftragsdauer variieren.
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